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    • 专利摘要:
    Ein Transistor und ein Verfahren zur Herstellung desselben sind offenbart. Ein Zellentransistor mit SIS(Silizium-Isolator-Silizium)-Struktur und zwei Zellentransistoren mit SONOS(Silizium-Oxid-Nitrid-Oxid-Silizium)-Struktur bilden den Transistor der vorliegenden Erfindung, welcher 2-Bit speichern kann. Der Zellentransistor mit SIS-Struktur und der Zellentransistor mit SONOS(Silizium-Oxid-Nitrid-Oxid-Silizium)-Struktur teilen sich eine gemeinsame Gate-Elektrode, so dass der Transistor der vorliegenden Erfindung nur einen Spannungserzeugungs- und Steuerschaltkreis benötigt.
    公开号:DE102004031304A1
    申请号:DE102004031304
    申请日:2004-06-28
    公开日:2005-09-29
    发明作者:Jin Hong Ahn；Yil Wook Kim；Sang Don Lee；Young Jun Park
    申请人:SK Hynix Inc；
    IPC主号:H01L21-8247
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf einen Transistor eines Halbleiterbauelementsund ein Verfahren zur Herstellung desselben, und insbesondere aufeinen verbesserten Transistor eines Halbleiterbauelements und einVerfahren zur Herstellung desselben, wobei nur eine Spannungserzeugungs-und Steuerschaltung benötigtwird, und die Bildung einer Source/Drain-Region durch ein selbstausrichtendesVerfahren möglichist, um die Zellen- und Chipflächenzu reduzieren und Ausbeute und Zuverlässigkeit des Bauelements zuverbessern.
    [0002] EinherkömmlicherFloating-Gate-Flash-Speicher vom EEPROM (Elektrisch löschbarerprogrammierbarer Nur-Lesespeicher) – Typ verwendet eine Speicherzelle,die einen vertikalen Stapel von Tunneloxiden, eine erste auf denTunneloxiden angeordnete Polysiliziumschicht, ein ONO (Oxid-Nitrid-Oxid) – Zwischenschichtdielektrikum,angeordnet auf der ersten Polysiliziumschicht, und eine zweite aufdem ONO Zwischenschichtdielektrikum angeordnete Polysiliziumschichtaufweist.
    [0003] ImAllgemeinen wird eine Flash-Speicherzelle durch Induzieren einerheißenElektroneninjektion von einem Abschnitt des Substrats, wie etwaeiner Kanalregion, welche benachbart zu einer Drain-Region ist,in ein Floating-Gate programmiert. Durch die Injektion von Elektronenwerden negative Ladungen in das Floating-Gate getragen. Insbesonderesind eine Source-Region und ein Bulk-Substrat (Englisch = bulk substrate) geerdet,und es liegt eine relativ hohe positive Spannung an einer Steuerelektrodean, um ein elektrisches Feld zu induzieren, und eine gewisse Mengeeiner positiven Spannung ist an die Drain-Region angelegt, um "heiße" (hochenergetische)Elektronen zu erzeugen, um die heiße Elektroneninjektion zu induzieren.Das negative Potential des Floating-Gate erhöht die Threshold-Spannung undunterdrücktden Stromfluss durch die Kanalregion während eines anschließenden Lesemodus,nachdem eine ausreichende Menge negativer Ladungen in dem Floating-Gateakkumuliert wurde. Der Lesestrom bestimmt das Programmieren derFlash-Speicherzelle. Eine Entladungsfunktion des Floating-Gate derFlash-Speicherzelle wird als Löschoperationbezeichnet. Typischerweise wird die Löschoperation durch einen Fowler-Nordheim-Tunnelmechanismuszwischen dem Floating-Gate und der Source-Region eines Transistors(Source löschenoder negatives Gate löschen)oder zwischen dem Floating-Gate und dem Substrat (Kanal löschen) ausgeführt. DieSource-Löschoperationwird induziert durch Anlegen einer hohen Spannung an die Source-Regionund einer Spannung von 0 Volt an das Steuer-Gate und das Substratund durch gleichzeitiges Versetzen des Drain jeder Speicherzellein den Schwebezustand (Englisch= Floating).
    [0004] Eswurde ein Speicherbauelement vom SONOS Typ eingeführt. EineFlash-Speicherzellevom SONOS Typ weist typischer Weise ein ladungseinfangendes nichtleitendes Dielektrikum, das heißtzwei Siliziumoxidschichten mit einer dazwischen gelagerten Siliziumnitridschicht(Isolationsschicht), auf. Das nicht leitende Dielektrikum dientals eine elektrische Elektronenfalle. Eine leitende Gate-Schicht ist auf deroberen Siliziumoxidschicht angeordnet. Da die elektronischen Ladungenin einem Abschnitt benachbart zu der Drain-Region gefangen sind,ist diese Struktur eine Zwei-Transistoren-Zelle, d. h. zwei Bitskönnenpro Zelle gespeichert werden. Wenn mehrere Niveaus verwendet werden,könnenvier oder mehr Bit pro Zelle gespeichert werden. Eine Vielfachbitzelleweist Vorteile gegenüberanderen Bauelementen darin auf, dass ein Speicherbauelement vomSONOS Typ die Menge von Informationen, die in einer integriertenSchaltung gespeichert/verarbeitet wird, erhöht.
    [0005] 1 ist ein Querschnitt, welchereinen herkömmlichenTransistor darstellt.
    [0006] Gemäß 1 weist eine herkömmlicheSONOS Zelle eine Gate-Oxidschicht 12 auf, die auf einem Halbleitersubstrat 10 angeordnetist, eine darauf angeordnete Wortleitungs-Gate-Elektrode 14,ein Zwischenschichtdielektrikum einschließlich einer gestapelten Struktureiner Oxidschicht 16, einer Nitridschicht 18 und einerauf einer Seitenwand der Wortleitungs-Gate-Elektrode 14 unddes Halbleitersub strats 10 an beiden Seiten der Wortleitungs-Gate-Elektrode 14 angeordneteOxidschicht 20, eine auf dem Zwischenschichtdielektrikumangeordnete Steuer-Gate-Elektrode 22,und auf einer aktiven Region des Halbleitersubstrats 10 anbeiden Seiten des Steuer-Gates 22 angeordnete Source/Drain-Regionen.
    [0007] DerTransistor weist eine Struktur auf, die drei Transistoren einschließt, einenSteuertransistor, einen Wortleitungstransistor und einen weiterenSteuertransistor, der zwischen den Source/Drain-Regionen in Serie geschaltetist. Die Threshold-Spannung des Steuertransistors wird durch diein der ONO (Oxid-Nitrid-Oxid)Isolationsschicht unter dem Steuer-Gate gefangenen Elektronen variiert.Wenn sich daher in jeder ONO Gate-Isolationsschicht Elektronen befinden,steht „0" an (oder „1 ") und ohne Elektronen „0" (oder „1"), so dass die obige Transistorstrukturein 2-Bit-Zellen-Transistor ist, welcher zwei Nullen und Einsenspeichern kann.
    [0008] Tabelle1 unten zeigt einen Betrieb des herkömmlichen Transistors.
    [0009] Gemäß Tabelle1 sollte festgehalten werden, dass eine Programmieroperation hohean das Steuer-Gate und die Drain/Source-Region angelegte Spannungenbenötigt.
    [0010] In Übereinstimmungmit dem herkömmlichenTransistor werden drei Transistoren, einschließlich zweier Steuertransistorenund eines Wortleitungstransistors verwendet, um zwei Bit an Datenzu speichern, und es werden verschiedene Spannungen an das Steuer-Gateund an das Wortleitungs-Gate angelegt. Daher wird sowohl ein Spannungserzeugungs-und Steuerschaltkreis fürdas Steuer-Gateals auch ein Spannungserzeugungs- und Steuerschaltkreis für das Wortleitungs-Gatebenötigt,was zu einer Erhöhungder Chipflächeführt.
    [0011] Zusätzlich,da das Steuer-Gate auf der Seitenwand des Wortleitungs-Gates gebildetist, ist ein Kontaktpfropfen der Source/Drain-Regionen nicht selbstausgerichtet. Daher müssender Kontaktpfropfen und das Steuer-Gate voneinander beabstandetwerden, um einen Kurzschluss zwischen beiden auf Grund einer Fehlausrichtungzu verhindern, was in einer Vergrößerung der Zellenfläche mündet.
    [0012] Demnachist es ein Ziel der vorliegenden Erfindung, einen Transistor undein Verfahren zum Herstellen desselben zur Verfügung zu stellen, wobei nureine Spannungserzeugungs- und Steuerschaltung benötigt wird,und eine Bildung einer Source/Drain-Region durch eine selbstausrichtendeMethode möglichist, um die Zellen- und Chipflächenzu reduzieren, und eine Ausbeute und Zuverlässigkeit des Bauelements zuverbessern.
    [0013] Umdas oben beschriebene Ziel der Erfindung zu erreichen, wird zurVerfügunggestellt ein Transistor, aufweisend: ein auf einem Halbleitersubstratangeordnetes Gate-Oxidschichtmuster; eine gestapelte Struktur einerGate-Elektrode und einer harten maskierenden Schichtstruktur, angeordnetauf der Gate-Oxidschichtstruktur,wobei eine Breite der gestapelten Struktur größer ist als die der Gate-Oxidschichtstruktur;eine Oxidschichtstruktur, die eine Seitenwand und einen Abschnitteiner unteren Oberflächeder Gate-Elektrode und einer oberen Oberfläche des Halbleitersubstratsabdeckt; ein Isolationsschicht-Spacer, der auf einer Seitenwandder gestapelten Struktur angeordnet ist, wobei der Isolationsschicht-Spacerden Raum zwischen der unteren Oberfläche der Gate-Elektrode undder oberen Oberflächedes Halbleitersubstrats füllt;und eine Source/Drain-Region,die auf dem Halbleitersubstrat an beiden Seiten der Gate-Elektrodeangeordnet ist.
    [0014] Umdas oben beschriebene Ziel der Erfindung zu erreichen, wird auchzur Verfügunggestellt ein Verfahren zum Herstellen eines Transistors, wobei dasVerfahren die Schritte aufweist: Sequentielles Bilden einer Gate-Oxidschicht,einer Polysiliziumschicht füreine Gate-Elektrode und einer harten maskierenden Schicht auf einemHalbleitersubstrat; Strukturieren der harten maskierenden Schichtund der Polysiliziumschicht fürdie Gate-Elektrode mittels eines photolithografischen Prozessesunter Verwendung einer Gate-Maske, um eine gestapelte Struktur einerGate-Elektrode mit zwei Seitenwändenund einer harten maskierenden Schichtstruktur zu bilden; Ausführen einesersten thermischen Oxidationsprozesses, um eine erste thermischeOxidschicht durch Oxidieren der beiden Seitenwände der Gate-Elektrode undeiner oberen Oberflächeder Gate-Oxidschicht zu bilden, wobei die erste thermische Oxidschichteinen vorstehenden Abschnitt aufweist, der sich in einen unterenAbschnitt der Gate-Elektrode erstreckt; Ausführen eines Ionen-Implantationsprozessesunter Verwendung der harten maskierenden Schichtstruktur als eineImplantationsmaske, um eine Source/Drain-Region auf dem Halbleitersubstrat aufbeiden Seiten der Gate-Elektrode zu bilden; Entfernen eines Abschnittes derersten thermischen Oxidschicht und der Gate-Oxidschicht darunter,um so mindestens eine Seitenwand und den unteren Abschnitt der Gate-Elektrodeund des Halbleitersubstrats zu exponieren; Ausführen eines zweiten thermischenOxidationsprozesses, um eine zweite thermische Oxidschicht durchOxidieren des exponierten Abschnittes der Gate-Elektrode und desHalbleitersubstrats zu bilden; und Bilden eines Isolationsschicht-Spacersauf Seitenwändender gestapelten Struktur, wobei der Isolationsschicht-Spacer denRaum zwischen der unteren Oberflächeder Gate-Elektrode und der oberen Oberfläche des Halbleitersubstratsausfüllt.
    [0015] Dievorliegende Erfindung wird klarer verständlich mit Bezug auf die begleitendenZeichnungen, die nur zum Zwecke der Illustration vorgesehen sindund daher fürdie vorliegende Erfindung nicht beschränkend sind, wobei:
    [0016] 1 einQuerschnitt ist, welcher einen herkömmlichen Transistor darstellt.
    [0017] 2 einQuerschnitt ist, welcher einen Transistor in Übereinstimmung mit einer erstenAusführungsformder vorliegenden Erfindung darstellt.
    [0018] 3a bis 3e Querschnittesind, die ein Verfahren zur Herstellung eines Transistors gemäß 2 darstellen.
    [0019] 4a und 4b Querschnittesind, die ein Verfahren zur Herstellung eines Transistors in Übereinstimmungmit einer zweiten Ausführungsformder vorliegenden Erfindung darstellen.
    [0020] EinTransistor in Übereinstimmungmit einer bevorzugten Ausführungsformder vorliegenden Erfindung wird nunmehr im Detail mit Bezug aufdie begleitenden Zeichnungen beschrieben.
    [0021] 2 istein Querschnitt, welcher einen Transistor in Übereinstimmung mit einer erstenAusführungsformder vorliegenden Erfindung darstellt.
    [0022] Gemäß 2 enthält der Transistorder vorliegenden Erfindung eine Gate-Oxidschichtstruktur 42, die aufeinem Halbleitersubstrat 40 angeordnet ist, eine gestapelteStruktur aus einer Gate-Elektrode 50 und einer harten maskierendenSchichtstruktur 48, die auf der Gate-Oxidschichtstruktur 42 angeordnetist. Die Breite der gestapelten Struktur ist größer als die der Gate-Oxidschichtstruktur 42.
    [0023] DerTransistor weist auch eine Oxidschichtstruktur 44 auf,die eine Seitenwand und einen Abschnitt einer unteren Oberfläche derGate-Elektrode 50 und einer oberen Oberfläche desHalbleitersubstrats 40 bedeckt. Ein Isolationsschicht-Spacer 54,der den Raum zwischen der unteren Oberfläche der Gate-Elektrode 50 undder oberen Oberflächedes Halbleitersubstrats 40 füllt, ist auf einer Seitenwandder gestapelten Struktur angeordnet. Vorzugsweise weist der Isolationsschicht-Spacer 54 eineNitridschicht, eine gestapelte Struktur aus einer Nitridschichtund einer Oxidschicht oder eine gestapelte Struktur aus einer erstenNitridschicht, einer Oxidschicht und einer zweiten Nitridschichtauf. Es sei festgehalten, dass der Isolationsschicht-Spacer 54 mindestenseine Nitridschicht aufweist, wobei die Nitridschicht den Raum zwischender unteren Oberflächeder Gate-Elektrode 50 und der oberen Oberfläche desHalbleitersubstrats 40 füllt.
    [0024] DerTransistor weist weiterhin eine Source/Drain-Region 52 auf,die auf dem Halbleitersubstrat 40 an beiden Seiten derGate-Elektrode 50 angeordnet ist.
    [0025] Wiein der 2 dargestellt ist bilden ein Wortleitungstransistorin der Mitte, welcher gemäß Halbleitersubstrat 40 – Gate-Oxidschichtstruktur – Gate-Elektrode 50 strukturiertist, und zwei Steuertransistoren an beiden Seiten des Wortleitungstransistors,von denen jeder strukturiert ist gemäß Halbleitersubstrat 40 – Oxidschichtstruktur 44 – Isolationsschicht-Spacer 54 – Oxidschichtstruktur 44 – Gate-Elektrode 50,den Transistor der vorliegenden Erfindung. Die drei Transistorensind zwischen den Source/Drain-Regionen 52 in Serie geschaltet.
    [0026] Wennsich in der Nitridschicht in jeder ONO (Oxid-Nitrid-Oxid) IsolationsschichtElektronen befinden, als „0" (oder „1") bezeichnet, undwenn sich dort keine Elektronen befinden, als „0" (oder „1"), bezeichnet, dann ist der Transistorder vorliegenden Erfindung ein 2-Bit-Zellen-Transistor mit einemGate, welcher zwei Nullen und Einsen speichern kann.
    [0027] Dieunten stehende Tabelle 2 zeigt den Betrieb des Transistors in Übereinstimmungmit der vorliegenden Erfindung.
    [0028] Gemäß Tabelle2 sei festgehalten, dass der Transistor der vorliegenden Erfindungkeinen Spannungserzeugungs- und Steuerschaltkreis für das Steuer-Gate aufweist,und dass Spannungen an das Steuer-Gate durch den Spannungserzeugungs-und Steuerschaltkreis fürdas Wortleitungs-Gate angelegt werden.
    [0029] EinVerfahren zur Herstellung des Transistors in Übereinstimmung mit einer bevorzugtenAusführungsformder vorliegenden Erfindung wird nun im Detail beschrieben.
    [0030] 3a bis 3e sindQuerschnitte, die ein Verfahren zur Herstellung des Transistorsgemäß 2 zeigen.
    [0031] Gemäß 3a werdeneine Gate-Oxidschicht 110, eine Polysiliziumschicht 120 undeine harte maskierende Schicht 130 sequentiell auf einemHalbleitersubstrat 100 gebildet. Vorzugsweise enthält die harte maskierendeSchicht 130 eine Nitridschicht.
    [0032] Gemäß 3b werdendie harte maskierende Schicht 130 und die Polysiliziumschicht 120 mittelseines photolithografischen Prozesses unter Verwendung einer (nichtdargestellten) Gate-Maske strukturiert, um eine gestapelte Struktureiner Gate-Elektrode 125 mit zwei Seitenwänden undeiner harten maskierenden Schichtstruktur 135 zu bilden.
    [0033] Anschließend wirdein erster thermischer Oxidationsprozess ausgeführt, um eine erste thermische Oxidschicht 140 zubilden. Die beiden Seitenwändeder Gate-Elektrode 125 undeine obere Oberflächeder Gate-Oxidschicht 110 werden oxidiert durch den erstenthermischen Oxidationsprozess. In dem ersten thermischen Oxidationsprozesswird ein unterer Abschnitt der Gate-Elektrode 125 auchoxidiert, so dass die erste thermische Oxidschicht 140 einenvorstehenden Abschnitt aufweist, der sich in den unteren Abschnittder Gate-Elektrode 125 erstreckt. Vorzugsweise weist dervorstehende Abschnitt eine Längeim Bereich von 5 bis 100 nm auf.
    [0034] EinIonen-Implantationsprozess unter Verwendung der harten maskierendenSchichtstruktur 135 als eine Implantationsmaske wird anschließend ausgeführt, umeine Source/Drain-Region 200 auf dem Halbleitersubstrat 100 aufbeiden Seiten der Gate-Elektrode 125 zu bilden.
    [0035] Gemäß 3c werdendie erste thermische Oxidschicht 140 und die Gate-Oxidschicht 110 darunter entfernt,um eine Gate-Oxidschichtstruktur 115 zu bilden. Die beidenSeitenwändeund der untere Abschnitt der Gate-Elektrode 125 und desHalbleitersubstrats 100 werden nach dem Entfernungsprozessexponiert. Der Entfernungsprozess weist bevorzugt einen Nassätzprozessauf.
    [0036] Gemäß 3d wirdein zweiter thermischer Oxidationsprozess ausgeführt, um eine zweite thermischeOxidschicht 150 zu bilden. Die exponierten Abschnitte derGate-Elektrode 125, d. h. die beiden Seitenwände undder untere Abschnitt der Gate-Elektrode 125, und das Halbleitersubstrat 100 werdendurch den zweiten thermischen Oxidationsprozess oxidiert.
    [0037] Gemäß 3e wirdein Isolationsschicht-Spacer 160 auf Seitenwänden dergestapelten Struktur gebildet. Der Isolationsschicht-Spacer 160 füllt mindestensden Raum zwischen der unteren Oberfläche der Gate-Elektrode 125 undder oberen Oberflächedes Halbleitersubstrats 100 aus. Vorzugsweise sind dieProzesse zum Bilden des Isolationsschicht-Spacers 160 wiefolgt. (1) Eine Nitridschicht, welche mindestensden Raum zwischen der unteren Oberfläche der Gate-Elektrode 125 undder oberen Oberflächedes Halbleitersubstrats 100 füllt, wird auf der gesamtenOberflächedes Halbleitersubstrats 100 gebildet und dann zurückgeätzt, umden Isolationsschicht-Spacer 160 zubilden. (2) Eine Nitridschicht, welche mindestens den Raum zwischender unteren Oberflächeder Gate-Elektrode 125 und der oberen Oberfläche desHalbleitersubstrats 100 füllt, und eine Oxidschicht werdensequentiell auf der gesamten Oberfläche des Halbleitersubstrats 100 gebildetund dann zurückgeätzt, umden Isolationsschicht-Spacer 160 mit einer dualschichtigenSpacer-Struktur zu bilden. (3) Eine erste Nitridschicht, die den Raum zwischen der unterenOberflächeder Gate-Elektrode 125 und der oberen Oberfläche desHalbleitersubstrats 100 füllt, wird gebildet. Eine Oxidschichtund eine zweite Nitridschicht werden sequentiell auf der gesamtenOberflächedes Halbleiter substrats 100 gebildet und dann zurückgeätzt, umden Isolationsschicht-Spacer 160 miteiner dualschichtigen Spacer-Struktur zu bilden. (4) Ein erster Spacer, welcher mindestens den Raum zwischender unteren Oberflächeder Gate-Elektrode und der oberen Oberfläche des Halbleitersubstratsfüllt,wird auf den Seitenwändender gestapelten Struktur gebildet. Der erste Spacer weist bevorzugteine Schicht auf, die aus der Gruppe ausgewählt ist, die besteht aus einerNO-Schicht, einer Al2O3-Schicht und einerHfO2-Schicht. Ein zweiter Spacer, der bevorzugt eineNitridschicht aufweist, wird auf dem ersten Spacer gebildet.
    [0038] Derdurch das Verfahren gemäß den 3a bis 3e hergestellteTransistor benötigtnur einen Spannungserzeugungs- und Steuerschaltkreis, da er eineeinzige gemeinsame Gate-Elektrode aufweist, die auf einer ONO-Oxid-ONO Isolationsschichtgebildet ist. Zusätzlichist es möglich,eine CVD-Nitridschichtoder eine CVD-Oxidschicht auf Seitenwänden der Gate-Elektrode zu bilden,und ein selbstausrichtendes Verfahren zwischen der Gate-Elektrodeund dem Source/Drain-Kontakt zu verwenden, da es eine einzige gemeinsame Gate-Elektrodeaufweist. Daher wird zwischen der Source/Drain-Region und der Gate-Elektrodekein Raum benötigt.Diese Vorteile führenzur Reduzierung der Zellenfläche.
    [0039] 4a und 4b sindQuerschnitte, die ein Verfahren zur Herstellung eines Transistorsin Übereinstimmungmit einer weiteren Ausführungsformder vorliegenden Erfindung darstellen.
    [0040] Alserstes werden die in den 3a und 3b dargestelltenProzesse ausgeführt,um die Struktur gemäß 3b zubilden.
    [0041] Nunmehrbezugnehmend auf die 4a werden ein Abschnitt derersten thermischen Oxidschicht 140 auf einer Seitenwandder Gate-Elektrode 125 und der Gate-Oxidschicht 110 darunterentfernt, um eine Gate-Oxidschichtstruktur 115 zubilden. Eine Seitenwand, der untere Abschnitt der Gate-Elektrode 125 benachbartzu der Seitenwand, wo der Abschnitt der ersten thermischen Oxidschicht 140 davonentfernt wurde, und das Halbleiter substrat 100 werden nachdem Entfernungsprozess exponiert. Der Entfernungsprozess weist bevorzugteinen Nassätzprozessauf.
    [0042] Bezugnehmendauf 4b wird ein zweiter thermischer Oxidationsprozessausgeführt,um eine zweite thermische Oxidschicht 150 zu bilden. Dieexponierten Abschnitte der Gate-Elektrode 125, einschließlich derSeitenwand und des unteren Abschnitts der Gate-Elektrode 125,des Halbleitersubstrats 100 und des verbleibenden Abschnittsder ersten thermischen Oxidschicht 140, werden durch denzweiten thermischen Oxidationsprozess oxidiert. Da die erste thermischenOxidschicht 140 zusätzlichoxidiert wird, kann die erste thermische Oxidschicht 140 nachdem zweiten thermischen Oxidationsprozess dicker werden.
    [0043] Anschließend wirdein Isolationsschicht-Spacer 160 auf Seitenwänden dergestapelten Struktur gebildet. Der Isolationsschicht-Spacer 160 füllt zumindestden Raum zwischen der unteren Oberfläche der Gate-Elektrode 125 undder oberen Oberflächedes Halbleitersubstrats 100. Vorzugsweise sind die Prozesse zumBilden des Isolationsschicht-Spacers 160 ähnlich zuden Bildungsprozessen des in der ersten Ausführungsform der vorliegendenErfindung gemäß 3e offenbartenIsolationsschicht-Spacers.
    [0044] Derdurch das Verfahren gemäß den 3a, 3b, 4a und 4b hergestellteTransistor schließteine Wortleitungs-Gate-Elektrode und eine Steuer-Gate-Elektrode ein, dieauf einer Seite der Wortleitungs-Gate-Elektrode gebildet ist. DerTransistor ist ein 1-Bit-Transistor mit einem Gate, welcher eine „0" und eine „1" (oder eine „1" und eine „0") speichern kann.
    [0045] Wiezuvor diskutiert, werden in Übereinstimmungmit der vorliegenden Erfindung ein Zellentransistor mit SIS (Silizium-Isolator-Silizium)-Strukturund ein oder zwei Zellentransistoren mit SONOS (Silizium-Oxid-Nitrid-Oxid-Silizium)-Struktur als ein1-Bit- oder als ein 2-Bit-Zellentransistor mit einer gemeinsamenGate-Elektrode gebildet, wodurch nur ein Spannungserzeugungs- undSteuerschaltkreis notwendig ist, und die Bildung eines Source/Drain-Region-Kontakts durch eineselbstausrichtende Methode ermöglichtwird, um die Zel len- und Chipflächenzu reduzieren, und um eine Ausbeute und eine Zuverlässigkeitdes Bauelements zu verbessern.
    [0046] Dadie vorliegende Erfindung in verschiedenen Formen verwirklicht werdenkann, ohne den Geist oder wesentliche Eigenschaften derselben zuverlassen, sei hier auch klargestellt, dass die oben beschriebeneAusführungsformnicht durch irgendwelche Details der vorstehenden Beschreibung beschränkt wird,ohne dass dies anderweitig spezifiziert ist, jedoch derart bereitinnerhalb des Geistes und des Schutzbereiches, wie er in den anhängendenAnsprüchendefiniert ist, zu verstehen sein soll, und dass daher alle Veränderungenund Modifikationen, die innerhalb des Umfangs und der Grenzen derAnsprüchefallen oder Äquivalentederartiger Umfängeund Grenzen somit als durch die anhängenden Ansprüche umfasstanzusehen sind.
    权利要求:
    Claims (7)
    [1] Transistor, aufweisend: eine auf einem Halbleitersubstratangeordnete Gate-Oxidschichtstruktur; eine auf der Gate-Oxidschichtstrukturangeordnete gestapelte Struktur aus einer Gate-Elektrode und einerharten maskierenden Schichtstruktur, wobei eine Breite der gestapeltenStruktur größer istals die der Gate-Oxidschichtstruktur; eineOxidschichtstruktur, die eine Seitenwand und einen Abschnitt einerunteren Oberflächeder Gate-Elektrode und eine obere Oberfläche des Halbleitersubstratsabdeckt; einen Isolationsschicht-Spacer, der auf einer Seitenwandder gestapelten Struktur angeordnet ist, wobei der Isolationsschicht-Spacerden Raum zwischen der unteren Oberfläche der Gate-Elektrode undder oberen Oberflächedes Halbleitersubstrats füllt;und eine Source/Drain-Region, die auf dem Halbleitersubstratan beiden Seiten der Gate-Elektrode angeordnet ist.
    [2] Verfahren zur Herstellung eines Transistors, wobeidas Verfahren die Schritte aufweist: sequentielles Bilden einerGate-Oxidschicht, einer Polysiliziumschicht für eine Gate-Elektrode und einerharten maskierenden Schicht auf einem Halbleitersubstrat; Strukturierender harten maskierenden Schicht und der Polysiliziumschicht für eine Gate-Elektrodemittels eines fotolithografischen Prozesses unter Verwendung einerGate-Maske, um eine gestapelte Struktur aus einer Gate-Elektrode mit zweiSeitenwändenund einer harten maskierenden Schichtstruktur zu bilden; Ausführen einesersten thermischen Oxidationsprozesses, um eine erste thermischeOxidschicht durch Oxidieren der beiden Seitenwände der Gate-Elektrode und eineroberen Oberflächeder Gate-Oxidschicht zu bilden, wobei die erste thermische Oxidschichteinen hervorstehenden Abschnitt aufweist, der sich in einen unterenAbschnitt der Gate-Elektrode erstreckt; Ausführen einesIonen-Implantationsprozesses unter Verwendung der harten maskierendenSchichtstruktur als eine Implantationsmaske, um eine Source/Drain-Regionauf dem Halbleitersubstrat an beiden Seiten der Gate-Elektrode zu bilden; Entferneneines Abschnitts der ersten thermischen Oxidschicht und der Gate-Oxidschicht darunter,um so mindestens eine Seitenwand und den unteren Abschnitt der Gate-Elektrodeund des Halbleitersubstrats zu exponieren; Ausführen eineszweiten thermischen Oxidationsprozesses, um eine zweite thermischeOxidschicht durch Oxidieren des exponierten Abschnittes der Gate-Elektrodeund des Halbleitersubstrats zu bilden; und Bilden eines Isolationsschicht-Spacersauf Seitenwändender gestapelten Struktur, wobei der Isolationsschicht-Spacer denRaum zwischen der unteren Oberflächeder Gate-Elektrode und der oberen Oberfläche des Halbleitersubstratsfüllt.
    [3] Verfahren nach Anspruch 2, wobei der vorstehendeAbschnitt sich 5 bis 100 nm in einen unteren Abschnitt der Gate-Elektrodeerstreckt.
    [4] Verfahren nach Anspruch 2, wobei der Schrittdes Bildens eines Isolationsschicht-Spacers enthält: Bilden einer Nitridschichtauf dem Halbleitersubstrat, wobei die Isolationsschicht mindestensden Raum zwischen der unteren Oberfläche der Gate-Elektrode undder oberen Oberflächedes Halbleitersubstrats füllt;Ausführeneines Zurückätzprozesses,um die Nitridschicht zu ätzen.
    [5] Verfahren nach Anspruch 2, wobei der Schrittdes Bildens eines Isolationsschicht-Spacers aufweist: Bildeneiner Nitridschicht auf dem Halbleitersubstrat, wobei die Isolationsschichtmindestens den Raum zwischen der unteren Oberfläche der Gate-Elektrode und deroberen Oberflächedes Halbleitersubstrats füllt; Bildeneiner Oxidschicht auf der Nitridschicht; und Ausführen einesZurückätzprozesses,um die Nitridschicht und die Oxidschicht zu ätzen.
    [6] Verfahren nach Anspruch 2, wobei der Schrittdes Bildens eines Isolationsschicht-Spacers aufweist: Bildeneiner ersten Nitridschicht, die den Raum zwischen der unteren Oberfläche derGate-Elektrode und der oberen Oberfläche des Halbleitersubstratsfüllt; sequentiellesBilden einer Oxidschicht und einer zweiten Nitridschicht auf derersten Nitridschicht; und Ausführen eines Zurückätzprozesses,um die zweite Nitridschicht und die Oxidschicht zu ätzen.
    [7] Verfahren nach Anspruch 2, wobei der Schrittdes Bildens eines Isolationsschicht-Spacers aufweist: Bildeneines ersten Spacers, der mindestens den Raum zwischen der unterenOberflächeder Gate-Elektrode und der oberen Oberfläche des Halbleitersubstratsauf den Seitenwändender gestapelten Struktur füllt,wobei der erste Spacer eine Schicht aufweist, die ausgewählt istaus der Gruppe, die aufweist eine NO-Schicht, eine Al2O3-Schicht und eine HfO2-Schicht;und Bilden eines zweiten Spacers auf dem ersten Spacer, wobeider zweite Spacer eine Nitridschicht aufweist.
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    同族专利:
    公开号 | 公开日
    US20050202643A1|2005-09-15|
    KR20050091871A|2005-09-15|
    US7220651B2|2007-05-22|
    JP2005260197A|2005-09-22|
    KR100557531B1|2006-03-03|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-09-29| OM8| Search report available as to paragraph 43 lit. 1 sentence 1 patent law|
    2005-11-03| 8127| New person/name/address of the applicant|Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR |
    2006-01-12| 8127| New person/name/address of the applicant|Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR |
    2008-10-30| 8110| Request for examination paragraph 44|
    2011-12-13| R016| Response to examination communication|
    2011-12-14| R016| Response to examination communication|
    2014-04-03| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|Effective date: 20140101 |
    优先权:
    申请号 | 申请日 | 专利标题
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